EDA习题1

一、填空题

1、VHDL的基本描述语句包括（）和（）。

2、VHDL的顺序语句只能出现在（）、（）和（）中，是按程序书写的顺序自上而下、一条一条的执行。 3、 VHDL的并行语句在结构体中的执行是（）的，其执行方式与语句书写的顺序无关。 4、 在VHDL的各种并行语句之间，可以用（）来交换信息。

5、 VHDL的PROCESS（进程）语句是由（）组成的，但其本身却是（）。 6、 VHDL的并行信号赋值语句的赋值目标必须都是（）。 7、 VHDL的子程序有（）和（）两种类型。

8、 VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入（）中。

9、 VHDL的函数分为（）和（）两部分，调用前需要将它们装入程序包（Package）中。 10、元件例化是将预先设计好的设计实体作为一个（），连接到当前设计体中一个指定的（）。

11、在PC上或工作站利用VHDL进行项目设计，不允许在（）下进行，必须在根目录下为设计建立一个工程目录（即文件夹）。 12、程序包是用VHDL语言编写的，其源程序也需要以（）文件类型保存。 13、VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为（）。 二、选择题

1、在VHDL中，IF语句至少应有1个条件句，条件句必须由（）表达式构成。 A、 BIT B、STD_LOGIC C、BOOLEAN D、任意

2、在VHDL的CASE语句中，条件句中的“=>”不是操作符，它只相当于（）的作用。 A、 IF B、 THEN C、 AND D、OR

3、在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（）事先声明。 A、必须 B、不必 C、其类型要 D、其属性要

4、在VHDL中，语句“FOR n IN 0 TO 7 LOOP”定义循环次数为（）次。 A、 8 B、7 C、0 D、1

5、在VHDL中，含WAIT语句的进程PROCESS的括弧中后（）再加敏感信号。否则是非法的。 A、可以 B、不能 C、任意 D、只能

6、在VHDL的并行语句之间，可以用（）来传送信息。 A、变量 B、变量和信号 C、信号 D、常量

7、VHDL中，PROCESS结构是由（）语句组成的。 A、顺序 B、顺序和并行 C、并行 D、任何

8、在VHDL的进程语句格式中，敏感信号表列出的是设计电路的（）信号。 A、输入 B、输入和输出 C、输出 D、任意

9、VHDL的块语句是并行语句结构，它的内部是由（）语句构成的。 A、并行和顺序 B、顺序 C、并行 D、任意

10、在VHDL中，条件信号赋值语句WHEN_ELSE属于（）语句。 A、并行兼顺序 B、顺序 C、并行 D、不存在的

11、程调用前需要将过程的过程首和过程体装入（）中。 A、源程序 B、结构体 C、程序包 D、设计实体

12、在元件例化（COMPONENT）语句中，用（）符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP（）中的信号名关联起来。

A、 = B、 := C、 <= D、 =>

13、VHDL的STD库包含STANDARD和TEXTIO程序包，它们是文件（）文件包。 A、输入 B、输入\\输出 C、输出 D、编辑

14、VHDL的WORK库是用户设计的现行工作库，用于存放（）的工程项目。 A、用户自己设计的 B、公共程序 C、共享数据 D、图形文件

15、在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享可以把它们汇集在（）中。 A、设计实体 B、程序库 C、结构体D、程序包 三、分析以下电路的功能： 1、ENTITY LX3_1 IS

PORT( s2,s1,s0:IN STD_LOGIC; d3,d2,d1,d0: IN STD_LOGIC; d7,d6,d5,d4: IN STD_LOGIC;

Y:OUT STD_LOGIC);

END LX3_1;

ARCHITECTURE one OF lx3_1 IS

SIGNAL s STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN S<=s2&s1&s0;

Y<=d0 WHEN “000”ELSE d1 WHEN “001”ELSE d2 WHEN “010”ELSE d3 WHEN “011”ELSE d4 WHEN “100”ELSE d5 WHEN “101”ELSE d6 WHEN “110”ELSE d7; END one;

2、 ENTITY LX3_2 IS PORT(

A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); GT,LT,EQ: OUT STD_LOGIC); END LX3_2;

ARCHITECTURE one OF lx3_2 IS BEGIN

PROCESS(a,b)

BEGIN

GT<=‘0’; LT<=‘0’; EQ<=‘0’;

IF A>B THEN GT<=‘1’; ELSIF A

3、ENTITY LX3_3 IS PORT(

ABIN: IN STD_LOGIC_VECTOR (7 DOWNTO 0); DIN: IN STD_LOGIC_VECTOR (7 DOWNTO 0);

DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END LX3_3;

ARCHITECTURE ONE OF lx3_3 IS BEGIN

PROCESS(ABIN，DIN) BEGIN

FOR I IN 0 TO 7 LOOP

DOUT（I）<=DIN(I) AND ANIN(I); END LOOP; END PROCESS; END ONE;

4、ENTITY LX3_4 IS

PORT( CLK:IN STD_LOGIC; J,K:IN STD_LOGIC;

Q,QN:OUT STD_LOGIC;

END LX3_4;

ARCHITECTURE stuc OF lx3_4 IS SIGNAL Q_TEMP:STD_LOGIC:=?0?;

SINGNAL JK: STD_LOGIC_VECTOR (1 DOWNTO 0); BEGIN JK<=J&K;

PROCESS (CLK,J,K) BEGIN

IF CLK?EVENT AND CLK=?0?THEN CASE JK IS

WHEN”00”=>Q_TEMP<=Q_TEMP; WHEN”01”=>Q_TEMP<=?0?; WHEN”10”=>Q_TEMP<=?1?;

WHEN”11”=>Q_TEMP<=NOT Q_TEMP; WHENOTHERS=>Q_TEMP<=?X?; END CASE; Q<= Q_TEMP; QN<=NOT Q_TEMP; END PROCESS; END ONE;

5、ENTITY LX3_5 IS

PORT(clk, rst, ena: IN STD_LOGIC;

q: IN STD_LOGIC_VECTOR (7 DOWNTO 0); COUT:OUT STD_LOGIC); END LX3_5;

ARCHITECTURE ONE OF lx3_5 IS SIGNAL qi: STD_LOGIC_VECTOR

(7DOWNTO0);

BEGIN

PROCESS(clk，rst, ena) BEGIN

If rst=?1? then qi<=”00000000”; ELSEIF clk?EVENT and clk=?1? then If ena=?1? then Qi<=qi+1; End if; End if; Q<=qi; END PROCESS;

Cout<=?1? when qi=”11111111” else ?0?; END ONE;

四、程序编写：

1、设计1位二进制全减器。A为被减数，b为减数，bin为低位借位；d为本位差，bout为向高位借位。

2、编写带复位和预置控制端的六进制加法计数器。设电路的预置数据输入端为d[3..0]，计数输出端为q[3..0]。时钟输入端为clk；Rst是复位控制输入端，低电平有效；ldn是预置控制输入端，ldn=0时，q[3..0]=d[3..0]。ena是使能控制输入端，当ena=1时，计数器计数，ena=0时，计数器状态保持不变。

3、设计4位序列检测器，当检测到“0110”时输出1，否则输出0。

填空题

1．2000年推出的Pentium4微处理器芯片的集成度达（ ）万只晶体管。 2．一般把EDA技术的发展分为（ ）、（ ）和（ ）三个阶段。

3．在EDA发展的（ ）阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。

4．在EDA发展的（ ）阶段，人们可以将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将很多单点工具集成在一起使用。 5．EDA设计流程包括（ ）、（ ）、（ ）和（ ）四个步骤。 6．EDA的设计验证包括（ ）、（ ）和（ ）三个过程。 7．EDA的设计输入主要包括（ ）、（ ）和（ ）。 8．文本输入是指采用（ ）进行电路设计的方式。

9．功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证。

10．时序方针是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为（ ）或（ ）。

11．当前最流行的并成为IEEE标准的硬件描述语言包括（ ）和（ ）。

12．采用PLD进行的数字系统设计，是基于芯片的设计或称之为（ ）的设计。 13．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为（ ）的设计法。 14．EDA工具大致可以分为（ ）、（ ）、（ ）、（ ）以及（ ）等5个模块。 15．将硬件描述语言转化为硬件电路的重要工具软件称为（ ）。

单项选择题

1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（ ）。

①设计输入 ②设计输出 ③仿真 ④综合 2．一般把EDA技术的发展分为（ ）个阶段。

① 2 ② 3 ③ 4 ④ 5 3．AHDL属于（ ）描述语言。

①普通硬件 ②行为 ③高级 ④低级 4．VHDL属于（ ）描述语言。

①普通硬件 ②行为 ③高级 ④低级

5．包括设计编译和检查、逻辑优化和综合、适配合分割、布局和布线、生成编成数据文件等操作的过程称为（ ）。

①设计输入 ②设计处理 ③功能仿真 ④时序仿真 6．在设计输入完成之后，应立即对设计文件进行（ ）。

①编辑 ②编译 ③功能仿真 ④时序仿真

7．在设计处理过程中，可产生供器件编程使用的数据文件，对于CPLD来说是产生（ ）文件。 ①熔丝图 ②位流数据 ③图形 ④仿真

8．在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA来说是产生（ ）文件。

①熔丝图 ②位流数据 ③图形 ④仿真 9．VHDL是在（ ）年正式推出的。

① 1983 ② 1985 ③ 1987 ④ 1989 10．Verilog HDL是在（ ）年正式推出的。

① 1983 ② 1985 ③ 1987 ④ 1989 11．在C语言的基础上演化而来的硬件描述语言是（ ）

① VHDL ② Verilog HDL ③ AHL ④ CPUL 12．基于PLD芯片的设计称之为（ ）的设计。

① 自底向上 ② 自顶向下 ③ 积木式 ④ 顶层

13．基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（ ）设计法。 ① 自底向上 ② 自顶向下 ③ 积木式 ④ 顶层

14．在EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ ）。 ①仿真器 ② 综合器 ③ 适配器 ④ 下载器 15．在EDA 工具中，能完成在目标系统器件上布局布线软件称为（ ）。

① 仿真器 ② 综合器 ③ 适配器 ④ 下载器

答案： 1．4200

2． CAD、CAE、EDA 3． CAD 4．CAE

5．设计准备、设计输入、设计处理 、器件编程 6． 功能仿真、时序仿真、器件测试

7． 文本输入方式、图形输入方式、波形输入方式 8． 硬件描述语言 9． 前仿真

10． 后仿真、延时仿真 11． VHDL、Verilog HDL 12．自底向上 （Bottom-Up） 13．自顶向下 (Top-Down)

14． 设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器 15． HDL综合器

单项选择题

1． ① 2． ② 3． ① 4． ② 5．② 6． ② 7．① 8． ② 9．② 10．① 11． ② 12． ① 13． ② 14． ② 15．③

填空题：

1、 一般将一个完整的VHDL程序称为 2、 VHDL设计实体的基本结构由（ ）、（ ）、（ ）、（ ）和（ ）组成。

3、 （ ）和（ ）是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。

4、 根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要（ ）。 5、 在VHDL中最常用的库是（ ）标准库，最常用的数据包是（ ）数据包。 6、 VHDL的实体由（ ）部分和（ ）组成。

7、 VHDL的实体声明部分指定了设计单元的（ ）或（ ），它是设计实体对外的一个通信界面，是外界可以看

到的部分。

8、 VHDL的结构体用来描述实体的（ ）和（ ），它由VHDL语句构成，是外界看不到的部分。 9、 在VHDL的端口声明语句中，端口方向包括（ ）、（ ）、（ ）和（ ）。 10、VHDL的标识符名必须以（），后跟若干字母、数字或单个下划线构成，但最后不能为（） 11、VHDL的数据对象包括（ ）、（ ）和（ ），它们是用来存放各种类型数据的容器。 12、为信号赋初值的符号是（）；程序中，为变量赋值的符号是（），为信号赋值的符号是（） 13、VHDL的数据类型包括（ ）、（ ）、（ ）和（ ）。 14、在VHDL中，标准逻辑位数据有（ ）中逻辑值。 15、VHDL的操作符包括（ ）、（ ）、（ ）和（ ）四类。 选择题：

1、IEEE于1987年公布了VHDL的（ ）语法标准。 A、IEEE STD 1076-1987; B、RS232;

C、IEEE STD_LOGIC_1164; D、IEEE STD 1076-1993; 2、IEEE于1987年公布了VHDL的（ ）语法标准。 A、IEEE STD 1076-1987; B、RS232;

C、IEEE STD_LOGIC_1164; D、IEEE STD 1076-1993; 3、VHDL的设计实体可以被高层次的系统（ ），成为系统的一部分。 A、输入； B、输出； C、仿真； D、调用 4、VHDL常用的库是（ ）标准库。

A、IEEE； B、STD； C、WORK； D、PACKAGE 5、VHDL的实体声明部分用来指定设计单元的（ ）

A、输入端口； B、输出端口； C、引脚； D、以上均可 6、一个设计实体可以拥有一个或多个（ ）

A、设计实体； B、结构体； C、输入； D、输出

7、在VHDL的端口声明语句中，用（ ）声明端口为输入方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 8、在VHDL的端口声明语句中，用（ ）声明端口为输出方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 9、在VHDL的端口声明语句中，用（ ）声明端口为双向方向。 A、IN； B、OUT； C、INOUT； D、BUFFER

10、在VHDL的端口声明语句中，用（ ）声明端口为具有读功能的输出方向。 A、IN； B、OUT； C、INOUT； D、BUFFER

11、在VHDL中用（ ）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。

A、输入； B、输出； C、综合； D、配置 12、在VHDL中，45_234_278属于（ ）文字。

A、整数； B、以数制基数表示的； C、实数； D、物理量 13、在VHDL中，88_670．551_278属于（ ）文字。

A、整数； B、以数制基数表示的； C、实数； D、物理量 14、在VHDL中，16#FE# 属于（ ）文字。

A、整数； B、以数制基数表示的； C、实数； D、物理量 15、在VHDL中，100m 属于（ ）文字。

A、整数； B、以数制基数表示的； C、实数； D、物理量 16、在VHDL中，可以用（ ）表示数据或地址总线的名称。 A、下标名； B、段名； C、总线名； D、字符串 17、在下列标识符中，（ ）是VHDL合法的标识符。

A、4h_adde； B、h_adde_； C、h_adder； D、_h_adde 18、在下列标识符中，（ ）是VHDL错误的标识符。

A、4h_adde； B、h_adde4； C、h_adder_4； D、h_adde 19、在VHDL中，（ ）不能将信息带出对它定义的当前设计单元。 A、信号； B、常量； C、数据； D、变量 20、在VHDL中，（ ）的数据传输是立即发生的，不存在任何延时的行为。 A、信号； B、常量； C、数据； D、变量 21、在VHDL中，（ ）的数据传输是不是立即发生的，目标信号的赋值需要一定的延时时间。 A、信号； B、常量； C、数据； D、变量 22、在VHDL中，为目标变量赋值的符号是（ ）。 A、=： ； B、= ； C、:= ； D、<= 23、在VHDL中，为目标信号赋值的符号是（ ）。 A、=： ； B、= ； C、:= ； D、<=

24、在VHDL中，定义信号名时，可以用（ ）符号为信号赋初值。 A、=： ； B、= ； C、:= ； D、<=

25、在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中的数据是用（ ）表示的。 A、小写字母； B、大写字母； C、大或小写字母； D、全部是数字

答 案 填空题：

1、 设计实体； 2、库、程序包、实体、结构体、配置； 3、实体、结构体； 4、事先声明； 5、IEEE；STD_LOGIC_1164； 6、实体声明、结构体； 7、输入/输出端口、引脚； 8、逻辑结构、逻辑功能； 9、输入、输出、双向、缓冲； 10、字母开头、下划线；

11、常量、变量、信号； 12、:=、:=、<=； 13、标量类型、复合类型、存取类型、文件类型； 14、九； 15、逻辑、算术、关系、并置； 16、 选择题：

1、A 2、D 3、D 4、A 5、D 6、B 7、A 8、B 9、C 10、D 11、D 12、A 13、C 14、B 15、D 16、B 17、C 18、A 19、D 20、D 21、A 22、C 23、D 24、C 25、B

一、填空题

1、集成度是集成电路一项很重要的指标，可编程逻辑器件按集成密度小于或大于（），可分为（）和（）两大类。

2、高密度可编程逻辑器件HDPLD包括（）、（）、（）三种。

14、 按结构分类，PLD分为（）和（）两大类。其中（）基于EPROM、E2PROM和快闪存储器件，系统断电后编程信息（）；（）采用SRAM结构，系统掉电后编程信息（）。 15、 可编程逻辑器件中至少包含（）、（）、（）三种结构。 16、 ISP是指（）。 二、选择题

1、不属于PLD基本结构部分的是（）。

A、 与门阵列 B、或门阵列 C、与非门阵列 D、输入缓冲器

2、在下列器件中，不属于PLD的器件是（）。 A、PROM B、PAL C、SRAM D、PLA 3、在下列可编程逻辑器件中，不属于高密度的是（）。 A、EPLD B、CPLD C、FPGA D、PAL

4、在下列可编程逻辑器件中，不属于低密度的是（）。 A、PROM B、CPLD C、GAL D、PAL

5、在下列可编程逻辑器件中，属于易失性器件的是（）。 A、PROM B、CPLD C、FPGA D、PAL

6、ispLSI器件中的GLB是指（）。 A、全局布线区 B、通用逻辑块 C、输出布线区 D、输出控制单元

一、 填空题

1、500门，低密度可编程逻辑器件，高密度可编程逻辑器件 2、EPLD，CPLD，FPGA

3、CPLD， FPGA，CPLD，不丢失，FPGA，丢失 4、可编程逻辑宏单元、I/O单元和内部连线 5、在系统可编程技术 二、 C C D B C B