数字设计原理与实践 第四版 (john F.Wakerly ) 课后答案

第1章习题参考答案:

1-6 一个电路含有一个2输入与门（AND2），其每个输入/输出端上都连接了一个反相器；画出该电路的逻辑图，写出其真值表；能否将该电路简化？

解：电路图和真值表如下：

由真值表可以看出，该电路与一个2输入或门（OR2）相同。

第2章习题参考答案:

2.2将下面的八进制数转换成二进制数和十六进制数。 (a) 12348=1 010 011 1002=29C16

(b) 1746378=1 111 100 110 011 1112=F99F16 (c) 3655178=11 110 101 101 001 1112=1EB4F16 (d) 25353218=10 101 011 101 011 010 0012=ABAD116 (e) 7436.118=111 100 011 110.001 0012=F1E.2416

(f) 45316.74748=100 101 011 001 110.111 100 111 12=4ACE.F2C16 2.3将下面的十六进制数转换为二进制数和八进制数。 (a) 102316=1 0000 0010 00112=100438 (b) 7E6A16=111 1110 0110 10102=771528

(c) ABCD16=1010 1011 1100 11012=1257158 (d) C35016=1100 0011 0101 00002=1415208

(e)9E36.7A16=1001 1110 00110110.0111 10102=117066.3648 (f)DEAD.BEEF16=1101 1110 1010 1101.1011 1110 1110 11112 =157255.5756748 2.5将下面的数转换成十进制数。

(a) 11010112=107 (b) 1740038=63491 (c) 101101112=183 (d) 67.248=55.3125 (e)10100.11012=20.8125 (f)F3A516= 62373

(g) 120103=138 (h) AB3D16=43837 (i) 71568=3694 (j) 15C.3816=348.21875

2.6 完成下面的数制转换。

(a) 125= 1 111 1012 (b) 3489= 66418 (c) 209= 11 010 0012 (d) 9714= 227628 (e) 132= 10 000 1002 (f) 23851= 5D2B16 (g) 727= 104025 (h) 57190=DF6616 (i) 1435=26338 (j) 65113=FE5916

2.7 将下面的二进制数相加，指出所有的进位： (a) S：1001101 C：100100 (b) S: 1010001 C: 1011100 (c) S: 101000000 C: 111111110 (d) S: 11011111 C: 11000000

2.8利用减法而不是加法重复训练题2.7，指出所有的借位而不是进位：

(a) D：011 001 B：110000 (b) D：111 101 B：1110000 (c) D：10000110 B：00111000 (d) D：1101101 B：11110010 2.11写出下面每个十进制数的8位符号－数值，二进制补码，二进制反码表示。

(a) +25 原码: 0001 1001 反码: 0001 1001 补码: 0001 1001 (b) +120 0111 1000 0111 1000 0111 1000 (c) +82 0101 0010 0101 0010 0101 0010 (d) –42 10101010 11010101 11010110 (e) –6 1000 0110 1111 1001 1111 1010

(f) –111 1110 1111 1001 0000 1001 0001 2.12指出下面8位二进制补码数相加时是否发生溢出。 (a)1101 0100+1110 1011= 1011 1111 不存在溢出 (b)1011 1111+1101 1111= 1001 1110 不存在溢出 (c)0101 1101+0011 0001= 10001110 存在溢出 (d)0110 0001+0001 1111= 1000 0000 存在溢出

2.33对于5状态的控制器，有多少种不同的3位二进制编码方式？若是7状态或者8状态呢？ 解：3位二进制编码有8种形式。

对于5状态，这是一个8中取5的排列：N=8x7x6x5x4= 6720

对于7状态，这是一个8中取7的排列：N=8x7x6x5x4x3x2= 40320 对于8状态，种类数量与7状态时相同。

2.34 若每个编码字中至少要含有一个0，对于表2-12的交通灯控制器，有多少种不同的3位二进制编码方式？

解：在此条件下，只有7种可用的3位二进制码，从中选取6个进行排列，方式数量为：N=7x6x5x4x3x2=5040

2.35列出图2-5的机械编码盘中可能会产生不正确位置的所有“坏”边界。

解：001/010、011/100、101/110、111/000

2.36作为n的函数，在使用n位二进制编码的机械编码盘中有多少个“坏”边界？

解：有一半的边界为坏边界：2。

数字逻辑第3章参考解答：

3.11 对图X3.11（a）所示的AOI电路图，采用AND，OR,INV画出对应的逻辑图。 解：Z=(A?B+C+D)'

n-1

3.12对图X3.11（b）所示的OAI电路图，采用AND，OR,INV画出对应的逻辑图。 解：Z=((A+B)?C?D)'

13 画出NOR3 对应的电路图。

解：3输入端或非门结构应为：上部3个P管串联，下部3个N管并联，结构如图所示。

3.15画出OR2所对应的电路图。

解：在NOR2电路的输出端后面级联一个INV。

4.39 NAND（2）是否为完全集合？请证明。

证：由于AND（2），OR（2）和INV构成完全集合，只要NAND（2）能够形成这三种逻辑，则为完全集合。 实现方式如下：

1 将NAND（2）的输入端并接，可以得到INV； 2 将NAND（2）后接INV，可以得到AND（2）；

3 将NAND（2）输入端各接1个INV，可以得到OR（2）；

所以，NAND（2）为完全集合。

4.41 XNOR是否构成完全集合？请证明。 解：采用上题方法证明：

1 将XNOR的一个输入接0，可以实现INV；

2 由于XNOR无法通过连接来保留一个乘积项而消除另一个乘积项，

因此无法实现2输入的AND和OR。 所以，XNOR不能构成完全集合。

4.50 设反相门的延迟时间为5ns，非反相门的延迟时间为8ns，比较图4-24a,c,d的速度。

解： a: 16ns c: 18ns d: 10ns

4.14 利用卡诺图化简下列逻辑函数，得出最小积之和表达式，并在图中指出奇异“1”单元。 解：

a) F=∑X,Y,Z(1,3,5,6,7) F=Z+XY

b) F=∑W,X,Y,Z(1,4,5,6,7,9,14,15) F=W'?X+X?Y+X'?Y'?Z

c) F=∏W,X,Y(1,4,5,6,7) F=W'?X+W'?Y'

d) F=∑W,X,Y,Z(0,1,6,7,8,9,14,15) F=X?Y+X'?Y'

e) F=∏A,B,C,D(4,5,6,13,15) F=B'+A?D'+A'?C?D

f) F=∑A,B,C,D(4,5,6,11,13,14,15)

F=A'?B?C'+A?B?D+A?C?D+B?C?D'

4.16 设“1”不是质数，重做图4-31的质数检测器。 解：卡诺图如下及其化简如下

最简积之和表达式为：

F=N2?N1'?N0+N2'?N1?N0+N3'?N2'?N1+N3'?N2?N0

逻辑图如下

4.58 利用卡诺图将下列函数化简为最小积之和形式。 解：先将所给函数填入卡诺图，再利用卡诺图进行化简 a) F=X'?Z+X?Y+X?Y'?Z

F=Z+X?Y

b) F=A'?C'?D+B'?C?D+A?C'?D+B?C?D

F=D

c) F=W'?X?Z'+W?X?Y?Z+W'?Z

F=W'?X+X?Y?Z+W'?Z

d) F=(W+Z')?(W'+Y'+Z')?(X+Y'+Z)

F=Y?Z+X?Z'+W?Y'

e) F=A'?B'?C'?D'+A'?C'?D+B?C'?D'+A?B?D+A?B'?C'

F=C'+A?B?D

4.18 利用卡诺图化简下列逻辑函数，得出最小积之和表达式，并在图中指出奇异“1”单元。 a) F=∑W,X,Y,Z(0,1,3,5,14)+d(8,15)

F=W'?X'?Y'+W'?X'?Z+W'?Y'?Z+W?X?Y

b) F=∑W,X,Y,Z(0,1,2,8,11)+d(3,9,15)

F=W'?X'+X'?Y'+X'?Z

c) F=∑A,B,C,D(4,6,7,9,13)+d(12)

F=A'?B?D'+A'?B?C+A?C'?D

d) F=∑A,B,C,D(1,5,12,13,14,15)+d(7,9)

F=A?B+C'?D

e) F=∑W,X,Y,Z(4,5,9,13,15)+d(0,1,7,11,12)

F=X?Y'+W?Z

4.19 对下列逻辑表达式，找出对应2级AND-OR或OR-AND的所有静态冒险。设计无冒险的电路实现同样的逻辑。

解：先利用表达式写出对应的卡诺图（保存各项对应的圈），找出静态冒险发生的变量组合条件，再针对这些条件进行设计。 a) F=W?X+W'?Y'

静态1冒险：X?Y'=1

无冒险设计：F=W?X+W'?Y'+X?Y' c) F=W?Y+W'?Z'+X?Y'?Z

静态1冒险：W'?X?Y'=1

W?X?Z=1X?Y?Z'=1X'?Y?Z'=1

无冒险设计：F=W?X+W'?Y'+X?Y'+W'?X?Y'+W?X?Z+Y?Z'

e) F=(W'+X+Y')?(X'+Z')

静态0冒险：W'+Y'+Z'=0

无冒险设计： F=(W'+X+Y')?(X'+Z')?(W'+Y'+Z')

g) F=(W+Y+Z')?(W+X'+Y+Z)?(X'+Y')?(X+Z)

静态0冒险：W+Y+Z=0 W+Y'+Z=0 W'+Y'+Z=0 W+X'+Z=0 W+X'+Z'=0 W+Y=0 无冒险设计： F=(W+Y)?(W+X')?(Y'+Z)?(X'+Y')?(X+Z)

4.47 满足关系F=FD的函数称为自对偶函数。判断下列函数是否自对偶函数。

解：分别写出该函数及其对偶函数的卡诺图进行对比 b) F=∑X,Y,Z(1,2,5,7)=X'?Y'?Z+X'?Y?Z'+X?Y'?Z+X?Y?Z

FD=(X'+Y'+Z)?(X'+Y+Z')?(X+Y'+Z)?(X+Y+Z)

2个卡诺图不同，不是自对偶函数。

c) F=X'?Y?Z'+X?Y'?Z'+X?Y

FD=(X'+Y+Z')?(X+Y'+Z')?(X+Y)

2个卡诺图相同，是对偶函数。

4.56 对于多输出函数F=∑X,Y,Z(0,1,2)，G=∑X,Y,Z(1,4,6)，

H=∑X,Y,Z(0,1,2,4,6)，写出最小积之和表达式。

解：利用卡诺图进行分析

F=X'?Y'?Z+X'?Z' G=X'?Y'?Z+X?Z' H=X'?Y'?Z+X'?Z'+X?Z'

第6章习题参考解答

6-3 画出74x27三输入或非门的德摩根等效符号。

解：图形如下

6-10 在图X6.9电路中采用74AHCT00替换74LS00，利用表6-2的信息，确定从输入端到输出端的最大时间延迟。 解：该图中从输入到输出需要经过6个NAND2； 每个NAND2（74AHCT00）的最大时间延迟为9 ns； 所以从输入端到输出端的最大时间延迟为：54 ns。

6-31 BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。”写出真值表并找出BUT门输出的最小“积之和”表达式。画出用反相门电路实现该表达式的逻辑图，假设只有未取反的输入可用。你可以从74x00、04、10、20、30组件中选用门电路。 解：真值表如下

A1 B1 A2 B2 Y1 Y2 0 0 0 0

0 0 0 0

0 0 1 1

0 1 0 1

0 0 0 0

0 0 0 1

A1 B1 A2 B2 Y1 Y2 1 1 1 1

0 0 0 0

0 0 1 1

0 1 0 1

0 0 0 0

0 0 0 1

0 0 0 0

1 1 1 1

0 0 1 1

0 1 0 1

0 0 0 0

0 0 0 1

1 1 1 1

1 1 1 1

0 0 1 1

0 1 0 1

1 1 1 0

0 0 0 0

利用卡诺图进行化简，可以得到最小积之和表达式为

Y1=A1·B1·A2’+A1·B1·B2’ Y2=A1’·A2·B2+B1’·A2·B2Y2

采用74x04得到各反相器 采用74x10得到3输入与非 采用74x00得到2输入与非 实现的逻辑图如下：

6-32 做出练习题6-31定义的BUT门的CMOS门级设计，可以采用各种反相门逻辑的组合（不一定是二级“积之和”），要求使用的晶体管

数目最少，写出输出表达式并画出逻辑图。

解：CMOS反相门的晶体管用量为基本单元输入端数量的2倍；

对6-31的函数式进行变换：

Y1=A1?B1?A2'+A1?B1?B2'=(A1?B1)?(A2'+B2')=(A1?B1)?(A2?B2)' Y2=A2?B2?A1'+A2?B2?B1'=(A2?B2)?(A1'+B1')=(A2?B2)?(A1?B1)'

利用圈-圈逻辑设计，可以得到下列结构：

Y1=((A1?B1)'+(A2?B2)'')' Y2=((A2?B2)'+(A1?B1)'')'

6-20 采用一片74x138或74x139二进制译码器和NAND门，实现下列单输出或多数出逻辑函数。 解：a) F=∑X,Y,Z(2,4,7)

此结构晶体管用量为20只 （原设计中晶体管用量为40只）

b) F=∏A,B,C(3,4,5,6,7)=∑A,B,C(0,1,2)

c) F=∑A,B,C,d(0,2,10,12)=D'?∑A,B,C(0,1,5,6)

d) F=∑W,X,Y,Z(2,3,4,5,8,10,12,14)=∑W,Z(2)+W'?∑X,Y(1,2)

e) F=∑W,X,Y(0,2,4,5) G=∑W,X,Y(1,2,3,6)

f) F=∑A,B,C(2,6)=C'?∑A,B(1,3) G=∑=C,D,E(0,2,3)=C'?∑D,E(0,2,3)

6-38 假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组合。与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低译码器的全部10个输出的逻辑等式。假设输入和输出高电平有效且没有使能输入。 解：

设输入为:A，B，C，D，将6个输入组合作为无关项以化简其余输出的乘积项，输出函数卡诺图如下：

利用无关项进行最小成本设计，可以得到下列输出函数： Y0=A'?B'?C'?D' Y1=A'?B'?C'?D Y2=B'?C?D' Y3=B'?C?D Y4=B?C'?D' Y5=B?C'?D Y6=B?C?D' Y7=B?C?D Y8=A?D' Y9=A?D

与4-16译码器的前10个输出的实现相比，减少了10个与门输入端，减少了20只晶体管的用量。

6-43 采用一片SSI器件（4 x Nand2）和一片74x138，实现下列4个逻辑函数。

解：F1=X'?Y'?Z'+X?Y?Z=∑X,Y,Z(0,7) F2=X'?Y'?Z+X?Y?Z'=∑X,Y,Z(1,6) F3=X'?Y?Z'+X?Y'?Z=∑X,Y,Z(2,5) F4=X?Y'?Z'+X'?Y?Z=∑X,Y,Z(3,4)

6-21 图X6.21电路有什么可怕的错误？提出消除这个错误的方法。 解：该电路中74x139两个2-4译码器同时使能，会导致2个3态门同时导通，导致输出逻辑电平冲突。为解决这一问题，可将使能端分开，进行反相连接，各自使能，即可消除该错误。

6-63设计适合于24引脚IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符号。

解：设数据输入A(4..0),B(4..0),C(4..0),数据输出Y（4..0） 选择端S1,S0

则 Y=S1·S0·A+S1·S0’·B+S1’·S0·C 真值表：

S1 S0 Y 0 0 1 1

0 1 0 1

d C B A

其中Y,A,B,C均为5位总线，S1，S2为单线，加上电源和接地，可以采用24引脚IC封装。 逻辑图和逻辑符号如下：

6-68 对于图X6.68所示CMOS电路实现的逻辑功能，写出真值表并画出逻辑图（电路包含3.7.1节介绍的传输门）。

解：

S A B Z 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1

S A B Z 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1

Z=AS’ Z=SB Z=AS’+BS为2选1多路器

逻辑图为：

6-24 采用奇数块XNOR门，用图6-70（a）的形式构成某种校验电路，该电路实现什么功能？

解：XNOR为XOR增加一个反相圈构成；对于偶数块的连接，利用圈到圈设计可以看到，功能与XOR的连接相同（如下图所示）； 所以，对于奇数块连接时，输出与对应XOR连接电路正好相反，即得到偶校验电路。

6-96 采用3块74x682和必要的门电路设计一个24位比较器，将2个24位的无符号数P和Q进行比较，产生2位输出表达P=Q和P>Q。 解：利用3块74x682（8位数值比较器）分别进行高中低3个8位段的比较；

将各段的PEQQ_L进行NAND运算，可以得到PEQQ（P=Q）；

PEQQ=PEQQ1+PEQQ2+PEQQ3=(PEQQ1'+PEQQ2'+PEQQ3')'

利用下式可以得到PGTQ（P>Q）：

PGTQ=PGTQ1+PEQQ1?PGTQ2+PEQQ1?PEQQ2?PGTQ3

=(PGTQ1'?(PEQQ1'+PGTQ2')?(PEQQ1'+PEQQ2'+PGTQ3'))'

电路连接图如下所示：

6-97 设计一个3位相等检测器，该器件具有6个输入端：SLOT[2..0]和GRANT[2..0]，一个低电平有效的输出端MATCH_L。利用表6-2，6-3提供的SSI和MSI器件，设计出最短时间延迟的器件。 解：采用表6-3的74FCT682，延迟时间为11 ns。器件连接图如下：

7.4 画出图7-5中所示的S-R锁存器的输出波形，其输入波形如图X7-4所示。假设输入和输出信号的上升和下降时间为0，或非门的传播延迟是10ns（图中每个时间分段是10ns） 解：

7.5 用图X7-5中的输入波形重作练习题7-2。结果可能难以置信，但是这个特性在转移时间比传输时间延迟短的真实器件中确实会发生。 解：

7.41 将图X7-41中的电路与图7-12中的锁存器进行比较。请证明这两个电路的功能是一致的。图X7-41中的电路常用于某些商用D锁存器中，在什么条件下该电路性能更好？

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