简易数字计时器实验报告 - 图文

数字电子技术仿真报告

题 目： 时分计时数字钟 院 系： 控制与计算机工程学院 班 级： 学 号： 学生姓名： **

一、目的与要求

1．熟练运用Multisim进行数字电路的仿真实验； 2．制作一个能显示时、分、秒的数字时钟； 3．熟悉各元件的性能和设置元件的参数； 二、设计思路

1．电路结构图：

数字时钟主要由两个最基本的部分组成，一是时钟信号发生器。而是时、分、秒的计数器。一下是数字钟的结构框图。 数码显时计时2．电路原理： ⑴时钟信号发生器

数码显分计时数码显 秒计时1Hz脉冲发生器

时钟信号发生器是由集成电路定时器555与RC组成的多谐振荡器构成，通过设置合适的R1、R2和C值可以将输出频率调整为1Hz。 在精度要求相对不高的情况下，多谐振荡器的振荡频率可由下式估算： f0=1/(0.69*(R1+2R2)*C)

那么，当R1=R2=10k，C=47μF。 ⑵秒计时电路

秒计时器是一个60进制的计数器，配上标准时钟信号就可以实现指示了。中规模集成芯片74LS160为十进制的加法计数器，其功能表如下：

CLK X ↑ X X ↑ RD’ 0 1 1 1 1 LD’ X 0 1 1 1 EP X 1 0 X 1 ET X 1 1 0 1 逻辑功能 预置数（同步） 保持 保持 保持 计数 由上表可知当RD'=0时计数器为全零状态。因清零不需与时钟脉冲CP同步作用，因此称为异步清零。当清零端RD'=1时，使能端 EP=ET=1时，预置控制端LD'=0，电路可实现同步预置数功能。当RD'=LD'=1时只要EP与ET中的一个为0，即封锁了四个触发器的J、K端使其全为0此时无CP脉冲，各触发器状态保持不变。当LD'=RD'=EP=ET=1时电路可实现十进制加法计数功能。因此，采

用两片74LS160芯片级联，首先构成100进制的计数器，再通过适当的与非门改造成60进制的计数器即可。

⑶分计时电路

分计时电路与秒计时电路完全相同，知识分计时电路的脉冲信号由秒计时电路的进位脉冲给出。 ⑷时计时电路

时计时电路由24进制的计数器构成，做法与秒计时电路相同，进位脉冲由分计时电路给出。 ⑸数码显示

各74LS160芯片输出端分别连接BCD8421数码显示管即可显示当前计数状态。 ⑹电路原理图（见附录） 三、总结或结论

1.总结

设计心得体会：在此次设计过程中我有以下两点总结：第一，我对设计电路的步骤有了更深的了解设计电路分为以下几步首先清楚电路需要实现的功能，然后是通过什么电路来实现这些功能，最后是选取那些芯片来设计电路。还有就是使我深刻的体会到了，在用芯片的前提下应先知道芯片各引脚的功能；第二，在设计电路时刚开始不知从何处下手，后来做出了一个60进制的计数器，却总是要在不是适当的时候产生一个尖脉冲，导致错误进位。仔细一想是产生了冒险，于是在置数时提前加与门消除了冒险，进位脉冲能够正常输出。

2.结论

此电路能够产生精度要求不高的1Hz的始终信号脉冲，时、分、秒能够正常显示，具有时钟计时功能。

时钟脉冲信号发生器

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